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改进集成电路制造工艺来延长某种dram产品刷新周期的方法

发布时间:2019-07-03 03:14 来源:未知 编辑:admin

  第一章.引言…………………………………………………………………………31.1课题背景一集成电路产业概述…………………………………………3 1.2动态随机存取存储器(DRAM)概述………………………………………5 1.3本课题的意义和目标……………………………………………………7 第二章DRAM制造工艺简介…………………………………………………………9 2.1 DRAM制造流程回顾……………………………………………………9 2.2电容简介…………………………………………………………………11 2.3存储单元内器件简介……………………………………………………13 2.4 Direct STI CMP和传统STI CMP………………………………………14 第三章改进DRAM刷新周期的工艺研究……………………………………………17 3.1 DRAM产品刷新周期的初步探讨……………………………………… 17 3.1.1什么是刷新周期……………………………………………………17 3.1.2本课题所研究产品的刷新周期现状和目标………………………17 3.1.3对于刷新时间的分析………………………………………………18 3.2实现延长刷新周期的研究方向和方案…………………………………19 3.2.1沟道电场与漏电对于刷新周期影响的研究…………………… 19 3.2.1.1沟道掺杂浓度与刷新时间关系的假想…………………… 19 3.2.1.2存储单元内轻掺杂(CLD)注入的理论依据………………20 3.2.1.3存储单元内轻掺杂(CLD)注入的引入……………………22 3.2.1.4存储单元内轻掺杂(CLD)注入的可行性…………………24 3.2.1.5存储单元内轻掺杂(CLD)注入实验实施与结果…………31 3.2.1.6存储单元内轻掺杂(CLD)注入的工艺集成难点…………32 3.2.2电容制作工艺对于刷新周期影响的研究…………………………33 3.2.2.1电容值与刷新周期关系的推论……………………………33 3.2.2.2电容制作工艺工序分析……………………………………33 3.2.2.3电容制作优化工艺条件的实施……………………………35 3.2.2.4电容制作优化结果…………………………………………36 3.2.2.5对于优化结果的小结与工艺集成上的注意点……………40 3.2.3源漏电场对于刷新周期的影响……………………………………41 3.2.3.1源漏与衬底间的电场与刷新周期关系的理论推导………41 3.2.3.2存储单元内源漏注入和通孔注入的实验…………………42 3.2.3.3源漏电场与刷新周期关系的结论…………………………45 3.2.4其他制作工艺对于刷新周期影响的研究…………………………46 3.2.4.1 STI CMP工艺对于刷新周期的影响………………………46 3.2.4.2栅极形成工艺对于刷新周期的影响………………………47 3.2.4.3电容上极板对于刷新周期的影响…………………………47 第四章结论与展望……………………………………………………………………48 4.1结论…………………………………………………………………… 484.2展望…………………………………………………………………………49 参考文献………………………………………………………………………………50 致谢………………………… 52摘要 DRAM集成电路芯片的刷新周期直接影响其功耗及性能。在一定条件下, 延长刷新周期有利于降低DRAM芯片的功耗,提高性能。 本课题以某种DRAM芯片为研究对象,通过改变该DRAM芯片在集成电路 制造过程中的工艺及工艺整合技术来研究延长其刷新周期的若干方法。延长刷新 周期的方法有很多,有人注重于改变材料种类,有人注重于改变电路设计结构。 本文主要侧重于改变DRAM制造过程中的工艺及工艺整合技术。 在分析了可能影响刷新周期的一系列因素之后,把重点改进点放在增加电荷 存储量和减小电荷流失量两个大的方向。针对这两个大方向,本课题进行了一系 列实验,引入诸如存储单元内轻掺杂注入(CLD implant)、Direct STI CMP、对 半球形电容颗粒HSG(Hemispherical Grain)进行掺杂和退火等多种新的工艺或工 艺整合技术,以“理论推理一实验—验证"的论证方式为基本研究方式对新工艺 进行评估。 实验发现,通过增加层叠型电容的高度能显著提高电容值,在HSG形成之 后有效地控制好掺杂的磷离子剂量并加入退火将其激活也能提高电容值,电容值 的增加有利于延长DRAM的刷新周期。 实验还发现,在栅极形成之后,对存储单元内连接位线通孔数据区域进行特 殊的存储单元内轻掺杂(CLD implant)注入能有效减少沟道中的电荷流失,从 而延长刷新周期。 此外,实验还发现削弱源漏与衬底间的电场也能有效减少电荷流失,有利于 延长刷新周期。 希望本文能为有意于研究DRAM的人员提供一些参考和帮助。 关键词:DRAM,刷新周期,降低功耗 中图分类号:TN4 Abstract The refresh time DRAMIC chip directlyaffect powerconsumption memory.Morelonger refresh time powerconsumption DRAMIC chip within certain condition. This paper study upon one certain DRAM chip about its manufacturing process processintegration technique refreshtime.There refreshtime,some one pay more attention materialspecies,some one pay more attention circuitstructure design.This paper processintegration technique which DRAMmanufacturing. We did series experiments twomainly aspects.One chargestorage, reducecharge loss.As twoaspects,we take several new process processintegration method DSTICMPCLD implant,HSG doping RTO, etc.The basic theory method SOcalled’'suppose----experiment--validation”,by method,westart our research about project.In experiment,wefound StackCapacitor Can level up capacitanceseriouslyand also we found capacitancewould increase wetake agood control about Pdosageafter HSG formation implantedion.The refresh time prolonged much when capacitancesincrease. In experiment,wealso found CLDimplant can effectively decrease charge loss Callprolong refreshtime. On otherhand,reduce cellsource/drain electric field also c肌decrease charge loss refreshtime. Wish thoseones who interested DRAMresearch. Key words:DRAM,refresh time,power consumption reduction Classification Code:TN4 2,52 第一章.引言 1.1课题背景:集成电路产业概述 1958年随着第一块集成电路的诞生,电子工业进入了一个全新的时代。集 成电路的诞生引发了一场革命,之后十几年中,集成电路走过了曲折坎坷的童年, 一步一步慢慢地成长。20世纪60年代,Intcl公司的创始人之一Gordon.E.Moore 预见了能够在一个单片上集成的晶体管树木将随时间按指数规律增长。这一预见 后来称为摩尔定律(Moore Law),它已被证明具有超凡的想象力。七十年代后, 集成电路进入了飞速发展的时代,其复杂程度大约每1—2年翻一倍【1】。最近二 十年,由于通信业的迅猛发展,全球走向信息高速公路,对集成电路提出了更高 的要求,人们日益改善的生活方式和网络的兴起更是为集成电路的发展开辟了更 为宽广的道路。现今,集成电路已存在于社会的各个角落,大到一个国家的航空 国防,小到普通民众的衣食住行,都离不开集成电路的使用【21。 一个由集成电路驱动的产业链已经形成一定规模,正越来越多地影响着人类 社会的方方面面。集成电路约占个人电脑成本的30%-40%;每一部手机中,集 成电路约占100美元的价值;每辆汽车含有近乎140美元的集成电路芯片。集成 电路在现今这个消费电子时代得到了加速发展。到2006年,集成电路行业已经 历了连续5年的增长,从2007年的预测数字来看,未来两年还将保持增长势头, 如果这一预测准确,那么集成电路产业将经历自1980年后最为持续的增长阶段, 这对整个产业来说是不同寻常的。 2006年全球代工业又创新高,营收打到了214亿美元,与2005年相比增长 16.6%。2006年全球代工厂共产出8英寸硅片2270万片,产能利用率为88.7%[31。 (见表1.1) 代工业的发展带动了制 造设备市场的增长。2006年 全球半导体制造设备销售额 共计404.7亿美元,较上年增 长23%。设备制造商也在IC 产业的增长中分得不小的一 杯羹[41。(见表1.2) 集成电路市场的发展也 自然带动了相关材料市场,经 历了连续3年创纪录的增长 后,预计2007年fab材料的 增长将为9%,达到240亿美 表1.1 2006年全球前lO大晶圆代工厂 营收及市场份额 单位:百万美元 2005年 2006年 公司 821749.8 10085 50.0 325919.7 3790 19.0 特许 1132 6.9 1570 8.0 中芯国际 1183 7.2 1465 7.O 功ngbII/.AJmm 347 2.1 425 2.O 世界先进 353 2.1 390 2.O 华虹NEC 313 1.9 375 2.O SSMC 280 1.7 325 2.0 2501.5 310 2.0 X-Fab 202 1.2 300 1.0 资料来源:台湾经济研究院(2007.4) 表1-2 2006年全球晶圆设备供应商排名 (单位:gTY美元) 2006 2005 2006 2005 2005.2006 Ranking Ranking Company 2006M/S Revenue Ikvenue Growth l1AMKt 6493.1 15.20% 4738.5 37% 22Tokey Electron 4481.7 12.50% 3851.7 16.40% 33ASML 4004.1 9.40% 2732.6 46.50% 45KLA.Tencor 2056.3 4.80% 1654.9 24.30% 57Lam Research 1881.8 4.40% 1147 64.10% 64Advantest 1794 4.20% 2289.3 一14.10% 76Nikon 1519.2 3.60% 1507.8 O.80% 88Novellus 1389.1 3.30% l130.1 22.90% 99Danippon Screen 987.7 2.30% 941.3 -0.40% 10 10 Canon 924.3 2.20% 936.8 10.50% others 17.105.3 48.10% 13999.2 22.20% All Companies 42.637.6 100.00% 34679.2 22.90% OEM Deducted 687.4 538 27.80% Net Market Total 41950.2 34142.2 22.90% 数据来源:CarmcK2007.4) 元,封装材料市场将增长13%,达到166亿美元【5】。 中国大陆的半导体产业早在上世纪60年代就已起步,并不落后于世界先进 水平,可惜在经历了10年动乱之后,早已被美国西欧远远甩在后面。直到上世 纪90年代,党和国家领导人做出重要指示,要建立发展中国大陆自己的先进集 成电路制造产业。在走过了不少弯路之后,2001年起中国的集成电路产业开始 高速发展。短短6年间,不仅有张汝京独树一帜,为中国半导体产业赢得了国际 地位,而且有更多的年轻一代,随着产业的发展成长起来,从工程师开始,成为 中芯国际、宏力、华虹NEC、和舰等企业中的骨干。中国大陆自己的fab已经由 8寸发展至12寸,制造技术由0.6urn以上发展至90nm,并且正在向更先进的方 向发展,中国大陆本土的半导体设备制造技术也已经起步并初具规模。相信在不 久的将来,我们自己的集成电路产业就能赶上并有可能世界先进水平。 1.2动态随机存取存储器(DRAM)概述 在最近30年半导体存储器的显著发展过程中,动态随机存取存储器(DRAM) 已成为用做计算机主存的最大量生产的易失性存储器(也称为挥发性存储器)。 DRAM利用电容器上的电荷存储来代表存储的二进制逻辑“低"或逻辑“高’’的 数据值。这些类型的存储器之所以称为动态的而不是静态的RAM,是因为存储的 电荷即便在持续施加电源的情况下也会泄漏掉。所以,必须以一定的周期性间隔 对单元进行读取和刷新。尽管这一操作模式明显复杂,但由于DRAM具有每存储 位单元低成本和高密度的优点,使得它们成为商用中最广泛使用的半导体存储 器,今后它们也会拥有存储器市场的最大销售额。 第一个商用DRAM是在1970年由Intel公司发布的应用P沟硅栅工艺技术制 作的三晶体管单元的lkb DRAM。后来,紧接着的是用单层多晶硅、单层铝金属 化、典型的特征尺寸为10um工艺技术制作的4kb DRAM。第一代DRAM都是用三 晶体管(3T)单元制作的(见图卜1)。DRAM演变进程中最重要的改进是从三晶 体管单元设计转向单管(1T)单元设计(见图卜2)。这一单管单元设计用于制 造1Mb及更高密度的动态存储器,其中在基本结构方面,诸如多晶硅层数目、字 线和位线所用的各种材料、电容器结构的形成及介质材料等,有些变更[6]。 BLl BI_2 WWL RWL 1=管动杰存储堕元结构随着DRAM单元尺寸的等比例缩小,要维持可靠的存储器工作所需的最小存 储的电荷量基本上仍是相同的。所以,为了等比例缩小到更高的密度,有必要增 加单元的存储电容。虽然在多数1Mb设计中使用平面型存储电容器,但对4Mb 至64Mb的设计业已开发使用叠层的和沟槽的电容器,以使DRAM单元具有极大的 电容值而不增加这些单元在芯片表面上占有的面积[7]。(见图1-3) 图1-3 Relationship DRAMmemory cell strucm砖s 新一代DRAM应用了多种刷新方案并提供了几种从存储单元中存取数据的模 式。为了提高存取速度,所有这些模式都利用了这样的原理:当存取一小部分连 续的存储器空间时,不需要对DRAM同时触发行和列两个地址。所以,这些存取 模式由于消除了某些地址触发而缩短了整个存取时间和预充电周期。对DI洲开 发进步起贡献的关键电路工艺技术如下:先进的具有沟槽和叠层电容器的竖直单 元结构;为降低噪音进行的差分读出放大器的改善和折叠数据线排列结构的改 善,以及为降低功耗应用动态放大器和驱动器、CMOS电路、半V埘数据线预充电 及采用与多分路的数据线相结合的共享I/O端。 一般来说,DRAM芯片是由大的、矩形存储单元阵列与用来对阵列读和写的 支持性逻辑电路及维持存储数据完整性的刷新电路组成的。存储器阵列是由分别 称为字线和位线的存储单元的行和列排列构成的,所以每一存储单元具有由行和 列的交点所确定的独一无二的位置或地址。多个子阵列替代单一的大阵列,以缩 短字线和位线长度,并因而降低了每一单元的存取时间。例如,一个256Mb阵列 典型地是由16x16Mb子阵列组成的。字线控制传送晶体管的栅极,而位线被连接 到读出放大器。 一个DRAM单元由一个存储电容器和一个起着开关作用的传送器件(MOSFET) 构成。在电容器上存在电荷表示逻辑“1",不存在电荷表示逻辑“0"。DRAM单 元的最小存储电容依赖于读出放大器的灵敏度和信噪比、数据保持特性以及它对 a粒子或宇宙射线引起的单击扰动(SEU)的敏感性。在DRAM演变到目前一代器件 的过程中,电荷典型地在每单元30’40fF(1fF=lxlO。15 F)范围内。 在过去15年中,DRAM单元尺寸已从1Mb器件的34um2下降到1Gb结构的 0.25um2左右。对16Kb到1Mb DRAM密度所用的平面单元结构已被4Mb到1Gb技 术代结构中的3D单元电容器所替代。在16Kb到1Mb DRAM密度所用的平面单元 结构中,电荷传送器件是n沟或P沟MOSFET,且电容器沿着晶体管旁边水平放 置,电容器一般占单元面积的30%。在用于降低单元尺寸而不降低有效电容面积 的3D单元结构中,有两种可选择方法,把电容器放置在沟槽内侧或叠放在硅表 面上。表卜3列出了从4Mb到1Gb几代DRAM的技术进步和工艺特征趋势。当阵 列规模增加到256倍时,单元尺寸减4N原来的1/40,且芯片尺寸增加到约5倍 表1-3从4Mb到1Gb密度DRAM技术的进步和工艺特征趋势 1.3本课题的意义和目标 DRAM发展到今天,经历了数代,每一代都向着更高性能、更低功耗和更低 成本的目标前行。为了与更高、更快的处理器匹配,DRAM的工艺技术也朝着更 小单元尺寸、更快的存储操作、更低的功耗以及更长的数据保持时间方向发展。 尺寸的不断缩小,对制造工艺技术和整合工艺技术提出越来越高的要求,催生了 在DRAM的存储单元结构、晶体管器件、电容结构、金属化等方面一系列新的技 DRAM的存储单元是电容器,它所包含的电荷可随着时间泄漏掉,导致数据丢失。为防止这一现象发生,必须对DRAM刷新,即必须周期性地在各个存储单 元上再存储电荷。DRAM刷新频率取决于制造工艺技术和存储单元本身的设计。 读或写入存储器单元的过程对选中的单元有刷新作用,然而,因为在规定的时间 限制范围内不是所有的单元都被读或都被写入,所以阵列中的每一单元在刷新间 隔期间必须被存取并再存储电荷。大多数情况下,刷新周期包含沿着整行在特定 的刷新间隔内再存储电荷,且每一行都被存取并再存储电荷。 刷新操作是通过读与一条字线相连的m个单元并恢复它们来完成的。这一操 作对n条字线中的每一条依次重复进行。因此,静态功耗与位线电荷损耗及刷新 频率成正比。后者与漏电速率有很大关系。保持结温较低是维持漏电在限定范围 之内的有效途径。 通常把DRAM刷新看成标准的刷新(15.6a s)或扩充的刷新(125s)。刷 新率是由刷新时间除以所需的周期数求得的。在分布式刷新中,刷新周期是分布 式的,所以它们有均匀间隔。为了在标准的DRAM上实现分布式刷新,每15.6s 执行一个刷新周期,使得在重复任务之前所有的行都导通。在不刷新的时候可对 DRAM进行读或写操作存取。刷新周期是一特定的时间周期,在这一周期中DRAM 阵列中的所有行必须被激活和预充电(刷新),刷新间隔是各单行刷新操作之间 的时间周期,这里假设各行刷新操作的时间分配是均匀的。 DRAM中的静态功耗与SRAM一样都来自漏电。然而随着集成电路的升级进步, 单位尺寸的缩小和单元中存储电荷的减少以及电压的降低迫使刷新频率升高,因 而造成了DRAM静态功耗的上升。为了达到低功耗的要求,就有必要延长刷新周 期以满足尺寸缩小所带来的功耗问题。 本课题针对某种DRAM产品展开研究。从制造工艺上讲,该产品属于比较典 型的DRAM。采用0.13um工艺,存储单元为1T1C结构,4层多晶硅,2层金属(AL), 电容采用叠层的竖直单元结构,电容与位线采用COB结构。为了达到更小尺寸、 更小功耗的要求,该产品必须具有较长的刷新周期。本课题主要由DRAM产品的 制造工艺入手,通过改进单项工艺技术以及工艺整合的方法,来研究如何延长该 DRAM产品的刷新周期,以达到市场的需求。重点放在电容整合工艺,隔离工艺 和器件注入工艺的改进上。 第二章.DRAM制造工艺简介 2.1 DRAM制造流程回顾 fB嘲“目口一一。IfJldLl Isn sTl Word Line P-WellIN-Weg >栅极图形形成(光刻、刻蚀)存储单元内与周边电路器件构成 >Cell MOS:存储单元内器件LDD离子注入 >NMOS:N型器件LDD离子注入 >PMOS:P型器件LDD离子注入 >栅极侧墙形成 >源/漏(Source/Drain)离子注入 存储单元内通孔构成 >层间膜(BPSG)长成 >存储单元内通孔形成(光刻、刻蚀) >多晶硅塞形成一多晶硅填入/研磨 位线(Bitline)构成 >层间膜(HDP Oxide)长成 >位线通孔(Bitline Contact)形成 >导电介质长成 >位线(Bitline)图形形成 电容(Capacitor)构成 >层间膜(HDP Oxide)长成 >电容通孔(Capacitor Contact)形成 >多晶硅塞形成一多晶硅填入/研磨 >电容层间膜长成 >电容孔形成 >电容(下极板/介质层/上极板)形成 第一层金属铝线)构成 >介质层间膜(ILD)长成 >第一层铝线通孔形成 >第一层铝线介质层长成 >第一层铝线布线形成 第二层金属铝线)构成 >金属层间膜(IMD)长成 >第二层铝线通孔形成 >第二层铝线介质层长成 >第二层铝线布线形成 钝化层及引脚(Pad)构成 2.2电容简介 电容器在DRAM中是不可或缺的,它是DRAM的信息存储中心。集成电路制造 发展半个多世纪以来,随着芯片集成度不断提高,尺寸不断减少,电容器的制造 也经历了好几代变化,演化出了多种形式。早期的电容多采用平面结构,这在制 造工艺上很容易实现,对产品尺寸的要求也相当低。时至今日,容量1G以上的 DRAM已经不足为奇,制作工艺也达到成熟阶段,其中大容量的电容器制作工艺 功不可没。 从图1-3可以看出,电容器的制作工艺是伴随着DRAM制作工艺演变而来的, 容量为1Mb的DRAM电容采用的是平面电容,1Mb以上的DRAM开始采用三维电容 结构,由平面电容演变成TRC(Trench Capacitor)和STC(Stack Capacitor)。 之后,随着尺寸的缩小,电容的结构又出现了一系列的变化,这些变化都是在 TRC和STC的理念基础上发展起来的。由TRC演化出了Substrate Plate, Substrate Plate+Buried Strap(BEST),Transistor Over Capacitor(TOC), Isolation Merged Trench,3D Transistor等类型。由STC演化出了Fin,Crown, Crown+HSG,Concave+HSG,高介电常数(BST)等类型。电容介质也发展出了Ta。05, Poly,Metal,N/NO多种材料[7]。 由于尺寸的缩小,那些复杂的结构逐渐被淘汰,取而代之的是简单而实用的 结构。那些图形简单,工序简短,工艺成本低廉的方法被越来越多地采纳。TRC 的BEST结构和STC的BST结构最适合未来的发展。BEST结构拥有完全平整的结 构,关键层光刻(critical Lithography)数量较少,颗粒(particle)对于成 品率的影响也较小。BST结构同样具有平整的结构,并且拥有高介电常数的材质。 Oxide Equivalent Thickness(嘲) 图2-2 DRAM存储电容roadmap 但这些结构也存在着一定的限制,图2—2是DRAM存储电容的roadmap,由 于STI和栅极工艺的热预算(Thermal Budget)问题,TRC结构可能不能使用高 介电常数的薄膜,而且沟槽的填充介质也存在电阻率的极限。而对于STC结构而 -,’U7口’—7 L二L呐HJ/\月、/J/二,VVu 7l…L,r 73’II o所谓COB,就是Capacitor over Bit Line,即电容位于位线上方;所谓CUB, 先是Capacitor under Bit Line,电容位于位线下方。(CoB与CUB的比较,参 甩图2-3)。本课题所研究的产品采用COB结构。 电容结构图参见图2-4,如图所示,电容的下极板上生长了HSG (Hemispherical Grain)用以扩充电容有效面积,上极板为氮化钛(TIN)和多 晶硅(Polysilicon),上下极板之间的介质层材料为氧化铝(A1203)。 ,Fh喀醴.‘ 口CU霹厂coB Capac itor Under Bit line Capacitor弧r Bit he 图2-3电容与位l 戋关系CUB&COB 、电容介质层A眩03 电容上极板TiN和Plate Poly IL—..一 t0170? 二i一??’,-jjto|2El容通孔 …图2-4电容结构图12,52 2.3存储单元内器件简介 本课题研究所用的DRAM存储单元采用1TlC(T代表晶体管,C代表电容) 结构,即一个晶体管与一个电容组合成为一组单元。其单元内的器件结构相对于 非挥发性存储器(Non—volatile Memory)或逻辑产品而言比较简单,在此作以 下简要说明。 如图2—5所示,DRAM的存储单元区域内,先后有 N型深阱注入(Deep N—Well), 存储单元阱构成注入(Cel lWel 存储单元电场注入(CellField), 防击穿注入(Anti—punch thought), 存储单元阈值电压调节注入(Cell Vth) 五道注入来构成阱。 栅极形成后用单元内的源漏调节注入(Cell Source/Drain implant)调节 在单元内通孔形成之后,对通孔进行注入用于调节通孔和源漏接触区域的电参数特性。 图2.5 DI乙蝴存储单元器件结构 率不一致,图形密集区域研磨速率高,图形稀疏区域研磨速率低。在对覆盖在浅 槽上方的填充物质(HDP oxide)进行研磨时,当图形稀疏区还没有研磨净的时候, 在图形密集区可能已经研磨过量,在浅槽上端形成凹陷(dishing)[12],如图 2—6所示。为了克服这一缺点,传统工艺才用了反转光刻的方法,通过对图形稀 疏区域进行反转光刻,将图形稀疏的区域的氧化硅填充物先用刻蚀的方法去除, 然后再用研磨去除剩余的填充物质。 DirectSTI CMP采用了新型研磨料,氧化硅和氮化硅的研磨选择比高了很 多,可以做到50:l甚至200:1[11]。这样一来,传统STI CMP研磨均一性问 题就迎刃而解了,反转光刻也不再需要,减少一层光刻,可以节省大量成本,工 艺工序也变得简单。 .DirectSTI CMP IAoolied MateTials):. 图2-7传统STICMP与Direct STI CMP的成本比较 图2—7演示了传统STI CMP和Direct STI CMP的成本消耗。 在传统STI CMP工艺流程中,介质填入STI之后,要经过反转光刻专刻蚀 去胶专清洗专研磨,其中还要加入线宽测量以及缺陷监测等环节。据估算,每一 片晶圆经过这一系列的工艺处理大约需要制造成本25美元。 在Direct STI CMP工艺流程中,以上的一系列环节都被省去,介质填入STI 之后,直接进入研磨,这样一来,每一片晶圆至少减少了25美元的制造成本。 而且由于不再需要反转光刻,掩膜板的制造费用也得以减少。 随着半导体制造业者之间越来越激烈的竞争,生产制造成本的降低有着重大 意义,不仅仅意味着生产成本的减少,而且标志着竞争力的提升。由此可见, Direct STI CMP工艺的出现和使用,无疑将使半导体制造业者获益匪浅。 图2—8是传统STI CMP和Direct STI CMP的制造工艺流程比较图。从图中 可以看到,Direct STI CMP相对于传统STI CMP而言,少了一系列工艺步骤(光 刻专刻蚀专去胶专清洗)。在节约成本的同时还缩短了晶圆片的制造周期。 SSSS鬯lI—R『1 f1 一一llPadOxide以及氮化硅形成 浅槽光刻与刻蚀 Unear Oxide形成 HDPOxide填入 Direct STI CHP 去除剩余氮化膜 DSSSSS镕,’… TraditionalsTl Process …jj………#罐一1...........................................J f1RR同 一一图2-8Direct STI CMP与传统STI CMP工艺 16/52 Pad Oxide以及氮化硅形成 浅槽光刻与刻蚀 Unear Oxide形成 STI HDP O订e填入 反转光刻与刻蚀 测量, 去胶,清洗 SrICHP 去除剩余氮化膜 电容器 必须对 DRAM进行刷新,即必须周期性地在各个存储单元上再存储电荷。这个把DRAM阵 列中的所有行激活和预充电(刷新)的特定时间周期就是刷新周期。 3.1.2本课题所研究产品的刷新周期现状和目标 针对不同的IT产品,其所需要的存储芯片也有不同的需求针对性。有的产 品需要高存取速度,不在乎功耗,例如硬盘。而有的产品,存取速度并不显得很 重要,但能量消耗却很关键,例如手机。现在越来越多的功能被整合在小小的手 机上,例如摄像头、mp3、蓝牙、Java、红外线传输等,手机早已不是仅限于接 听电话和收发短信了。在这种前提下,市场上就需要手机具有更长的待机和使用 时间。延长待机和使用时间说到底就是要让手机的众多功能消耗的能量少之又 少,因此低功耗的存储器有了用武之地。 本课题所要研究的对象就是一款低功耗的DRAM产品,为了达到更小尺寸、 更小功耗的要求,它需要具备较长的刷新周期,比一般DRAM产品长。它采用0.13 微米工艺,4层多晶硅,2层金属(AL),电容采用叠层的竖直单元结构,电容与位 线采用COB结构,存储单元为ITIC结构。在这款产品的研发过程中,遇到的一 大问题就是如何延长刷新周期。延长刷新周期的方法有很多,以往有人注重于改 变材料种类【13】,有人注重于改变电路设计结构[141。我们主要侧重于改变DRAM 制造过程中的工艺及工艺整合技术。这款产品最初的刷新周期是180ms左右,而 我们的目标是大于250ms,并且要在其它良率参数有保证的情况下尽可能地延长 刷新周期。 3.1.3对于刷新时间的分析 在DRAM集成电路制造过程中,哪些因素会影响到这产品的刷新周期? 要想存储器中刷新周期长,其电容器中的电荷流失速度就要减缓。如何让其 电荷流失速度减缓?可能存在以下两条路,开源和节流。所谓开源,就是要增加 电容器的存储量;所谓节流,就是要减少电荷的流失量,即减少漏电。 在制造工艺上,从哪几方面可能可以做到开源和节流? 开源。电容器存储量的增加,一般是采用增加电容器的电荷存储面积来完成。 根据前人的经验,大体有以下几种方法可以采用: 一、半球形电容颗粒HSG(Hemispherical Grain)的使用。在平面电容被淘 汰后,HSG被广泛采用,它能有效地提高电容有效存储面积,采用HSG的电容存 储面积大约相当于平面电容存储面积的2.27倍,本产品已经采用了HSG结构。 二、介质层材料的选取。电容上下极板间的介质层材料至关重要,不同的材 料电荷存储能力有所不同。可惜的是,考虑到材料制备能力的限制,本产品选取 氧化铝为介质层,并不能选取其他材料。所以无法在此课题中就材料进行讨论。 三、电容器与位线的结构。对于CUB(Capacitor under Bitline)结构的DRAM 而言,电容的高度会受到位线(Bitline)的束缚,电容到达一定高度后就无法 继续增高了,这对于增加电容存储量相当不利。对于COB(Capacitor over Bitline)结构的DRAM而言,虽然电容高度也会受到一些因素的限制,但其电容 高度增加的空间比CUB多出很多。为此,本产品选取了COB作为电容与位线的基 本结构。 对于本课题所研究的产品,其刷新时间180ms左右的基线是建立在已经采用 了HSG结构和氧化铝介质层的基础上的,因此如果要做到开源,就还要在电容高 度和其他方面寻找方法。 节流。要想减少漏电,先要找到漏电从哪里来。经分析,漏电可能从以下几 方面产生: 一、因STI应力而产生的漏电。 二、沟道漏电。晶体管关断性能不佳,源极与漏极之间存在漏电。沟道掺杂 浓度和DRAM的可靠性有很大关系[15]。 三、强电场促使短沟道效应,导致靠近源/漏处载流子倍增,产生漏电。 四、一般的PN节漏电。 五、电容漏电。 以上文字从理论上分析了有可能阻碍产品提高刷新时间的众多因素。哪些因素在 生产应用中是实际有效的,还需要通过一系列的实验来确认。 3.2实现延长刷新周期的研究方向和方案 在前一节的分析基础上,我们选择几个方面做为改进DRAM产品刷新周期的 主要方向。它们分别是 1.沟道电场与漏电对于刷新周期的影响; 2.电容制作工艺对于刷新周期的影响: 3.源漏与衬底间的电场对于刷新周期的影响; 4.其它制作工艺对于刷新周期的影响。 3.2.1沟道电场与漏电对于刷新周期影响的研究 3.2.1.1沟道掺杂浓度与刷新时间关系的设想 在DRAM的单元结构中,每一个单元包含一个有源区(Active Area)和四根 字线(Word Line),以图3—1,3—2中图片中央的单元为例,字线之间连 接位线接触孔(Bitline Contact),我们在此称该区域为数据区域(Bit Area): 字线与字线之间连接的是电容通孔(Capacitor Contact),我们在此称该区域为存储区域(Storage Area)。一般情况下,这两个 区域的单元注入是在同样的工序下完成的,所以这两个区域的沟道掺杂浓度是相 同的。如果数据区域和存储区域之间存在漏电的话,是否会影响最终的刷新周 期?反之,如果有办法使这两个区域之间的漏电能尽量小的话,是否会对延长刷 新周期有利? 带着这样的设想,我们进行推理和验证。 图3.1单元结构平面图图3.2单元结构(A.A,)截面图

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